Initial commit

vivado-sim-workspace/iteration-1/eval-axisfifo/with_skill/outputs/run_sim.tcl

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+# Vivado 批处理仿真脚本 - AXI-Stream FIFO 测试
+# 测试用例2：用户口头描述接口，生成握手时序激励，批处理模式运行
+
+# 创建仿真工程
+create_project -force sim_proj ./sim_proj -part xc7a200tfbg676-2
+set_property simulator_language Verilog [current_project]
+
+# 添加源文件（被测模块）
+add_files -norecurse ./axis_fifo.v
+
+# 添加仿真文件（testbench）
+add_files -fileset sim_1 -norecurse ./tb_axis_fifo.v
+
+# 设置顶层模块为 testbench
+set_property top tb_axis_fifo [get_filesets sim_1]
+set_property top_lib xil_defaultlib [get_filesets sim_1]
+
+# 设置仿真运行时间（握手时序需要足够时间）
+set_property -name {xsim.simulate.runtime} -value {2000ns} -objects [get_filesets sim_1]
+
+# 运行仿真（批处理模式，不启动 GUI）
+launch_simulation
+run all
+close_sim
+
+exit