 boweiandMyfro9
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d631dfef5c
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sync: BOWEI 2026-08-29 新增 dpd-mig-flow / sim-rtl-flow 两个 skill，去硬编码
- dpd-mig-flow、sim-rtl-flow 首次入库
- 两者的 LangGraph 检出路径、SMOD 参考工程路径、N9320B/板卡 IP 改为
引用 ~/skills_env.md（新增 DPD_MIG_FLOW_ROOT / SIM_RTL_FLOW_ROOT /
XILINX_SMOD_ROOT / SMOD_ATSC_REF 等条目）
- sim-rtl-flow 示例里写死的 /c/Users/Administrator 临时路径改为 $TMPDIR
- 撤出上次遗留的误入库 __pycache__/run_fpga_local.cpython-311.pyc
- .gitignore 忽略 orca-cli（指向 ~/.agents/skills 的外部链接）
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2026-09-07 16:17:45 +08:00 |
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bowei
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6535dd83d4
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sync: SHANGHAI-U9 2026-08-19 sim-rtl-flow 增约束原语阶段与版本说明树文件重命名，新增 ledger 迁移脚本
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2026-08-19 12:50:44 +08:00 |
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bowei
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d77d025c59
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sync: SHANGHAI-U9 2026-08-12
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2026-08-19 12:50:44 +08:00 |
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boweiandClaude Opus 5
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e07cfaa6d1
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sync: WIN-BOWEI 2026-08-10 fpga_flash 增 Zynq BOOT.bin/QSPI 脚本，rtl-ip-replace 与 sim-rtl-flow 更新
- fpga_flash: 新增 build_zynq_boot.py / program_zynq_qspi.py（bootgen + program_flash，
含备份、SHA-256/容量/marker 守卫）；vivado_env.py 增 resolve_sdk_dir（SDK_ROOT/SDK_PATH）；
SKILL.md 补 Zynq 烧写流程，示例去掉写死的 D:\Xilinx\SDK\2018.1，改由 skills_env.md 解析。
- rtl-ip-replace: gen_ip.tcl / namespace_ip.py 更新。
- sim-rtl-flow: SKILL.md 与 run_sim_rtl_flow.py 更新。
Co-Authored-By: Claude Opus 5 (1M context) <noreply@anthropic.com>
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2026-08-19 12:50:44 +08:00 |
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bowei
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ea4541ee90
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sync: SHANGHAI-U9 2026-07-27 三个 Simulink→RTL skill 转系统级 + 新增 simulink-rtl-redev
- simulink_rtl_dev / rtl-ip-replace: 从工程级 .claude/skills 迁到用户级并去工程耦合
(模型名/Notes 文档依赖/工程实测基线移出; addpath 与脚本路径改用户级)
- rtl-ip-replace/scripts/gen_cmp_tb.py: Vivado 路径不再写死, 改读 VIVADO_PATH /
XILINX_VIVADO (兼容 install root / bin / bin\vivado.bat 三种写法), 回落时提示
去设 skills_env.md 的 VIVADO_PATH
- simulink-rtl-redev: 新增。原生模型改动后的仿真模型同步规范, 含两个实测过的工具
check_sync.py (三条时序链新鲜度闸门) 与 measure_k.m (时域/频域/包络三估计器互证)
- sim-rtl-flow/SKILL.md: 加入 sync_sim:* 步骤, 引用上述三个 skill
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2026-07-27 10:39:53 +08:00 |
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bowei
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8080703a0e
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sync: SHANGHAI-U9 2026-07-27
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2026-07-27 01:08:42 +08:00 |
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