bowei and Claude Opus 5
e07cfaa6d1
sync: WIN-BOWEI 2026-08-10 fpga_flash 增 Zynq BOOT.bin/QSPI 脚本，rtl-ip-replace 与 sim-rtl-flow 更新
...
- fpga_flash: 新增 build_zynq_boot.py / program_zynq_qspi.py（bootgen + program_flash，
含备份、SHA-256/容量/marker 守卫）；vivado_env.py 增 resolve_sdk_dir（SDK_ROOT/SDK_PATH）；
SKILL.md 补 Zynq 烧写流程，示例去掉写死的 D:\Xilinx\SDK\2018.1，改由 skills_env.md 解析。
- rtl-ip-replace: gen_ip.tcl / namespace_ip.py 更新。
- sim-rtl-flow: SKILL.md 与 run_sim_rtl_flow.py 更新。
Co-Authored-By: Claude Opus 5 (1M context) <noreply@anthropic.com >
2026-08-19 12:50:44 +08:00
Myfro9 and Claude Opus 5
7a11bac29d
fix(fpga_flash): 修复写入 Vivado cfgmem 器件表的 w25q128bv 行格式错误
...
check_flash_csv.py 里 NEW_ROW 是硬编码的 9 字段、从 NAME 开头，而 Vivado
2018.1 的 xicom_cfgmem_part_table.csv 是 14 列、首列为数字 CFGMEM_ID。
Vivado 于是拿 "w25q128bv-spi-x1_x2_x4" 去转 int，抛
bad lexical cast: source type value could not be interpreted as target
这条错误同时打挂 get_cfgmem_parts 和 refresh_hw_device。后者最具误导性：
它报在硬件刷新阶段，看起来像 probe/.ltx/debug core 的问题，与 CSV 毫无关联，
实际上 refresh_hw_device 内部也读这张表。SMOD 板实测因此完全无法烧写 flash。
改为动态生成：克隆 Vivado 自带的 mt25ql128-spi-x1_x2_x4 行（同为 spi /
x1_x2_x4，COMPATIBLE_DEVICES 含 xc7a200t），只替换 Winbond 相关字段，
字段位置按表头列名定位而非写死下标，换 Vivado 版本 schema 变了也不会写出
畸形行。CFGMEM_ID 取现有最大值 +1。
MEM_DEVICE_ALIAS 指向 n25q128-3.3v-spi-x1_x2_x4 —— Vivado 真正带数据的那个
定义（mt25ql128 也别名到它）。不需要 Winbond 专属数据文件：flash loader
比特流按 FPGA 型号索引（bitfile.zip 里是 spi_xc7a200t_pullnone.bit），
与 flash 型号无关。
其它改动：
- 识别并替换旧版本留下的畸形行（退出码 2），而不是因为 "名字已出现在文件里"
就误判为已安装直接返回 0
- 改写前自动备份 CSV
- 保留原文件的行尾风格，不整体改写 CRLF/LF
实测（Vivado 2018.1 + SMOD Artix-7 xc7a200t + 真实 W25Q128BV）：
- 三条路径均正确：已存在且格式正确→exit 0 且不改文件；全新→exit 2；
注入 9 字段畸形行→识别并修复→exit 2
- get_cfgmem_parts 可正常返回，属性 MEM_TYPE=spi / MEM_DENSITY=128
- 烧写读回 Mfg ID : ef Memory Type : 40 Memory Capacity : 18（真实
Winbond JEDEC ID），Erase / Program-Verify / completed successfully 全过
SKILL.md 排错表补上该症状，并注明报在 refresh_hw_device 上的误导性。
Co-Authored-By: Claude Opus 5 <noreply@anthropic.com >
2026-07-30 22:19:56 +08:00
Myfro9 and Claude Opus 4.8
88f96fa5fa
vivado: resolve install path from ~/skills_env.md instead of hardcoding D:\Xilinx
...
The Vivado install root differs per machine (C:\Xilinx here, D:\Xilinx on the
box these skills were written on), so every hardcoded path was already wrong
on this machine.
- new fpga_flash/scripts/vivado_env.py: resolves --vivado-dir > env var >
VIVADO_ROOT (falling back to VIVADO_PATH) from ~/skills_env.md
- gen_mcs / program_flash / check_flash_csv: --vivado-dir now optional
- fpga_update/gen_update_mcs.py: same precedence for --vivado
- fpga_flash / smod_atsc_dev / vivado-prj-create SKILL.md: document the
lookup instead of naming a drive letter
- skills_env template: VIVADO_ROOT/VIVADO_PATH are now blanks to fill in,
so a new machine can't inherit a wrong default
Co-Authored-By: Claude Opus 4.8 <noreply@anthropic.com >
2026-07-20 07:48:04 -05:00
Myfro9
814dbf1681
更新了skill
2026-06-22 16:41:44 +08:00
Myfro9
17fb1b213d
同步了 fpga_flash, vivado-prj-create 两个skill
2026-05-09 01:37:44 -05:00
