72 lines
1.3 KiB
Verilog
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Verilog
`timescale 1ns/1ps
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module tb_counter8;
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// ---- 参数 ----
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parameter CLK_PERIOD = 10; // 100MHz 时钟，周期 10ns
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// ---- 信号声明 ----
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reg clk;
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reg rst_n;
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reg en;
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wire [7:0] count;
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wire overflow;
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// ---- 被测模块例化 ----
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counter8 uut (
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.clk (clk),
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.rst_n (rst_n),
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.en (en),
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.count (count),
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.overflow (overflow)
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);
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// ---- 时钟生成 ----
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initial clk = 0;
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always #(CLK_PERIOD/2) clk = ~clk;
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// ---- VCD 波形记录 ----
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initial begin
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$dumpfile("tb_counter8.vcd");
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$dumpvars(0, tb_counter8);
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end
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// ---- 复位与激励 ----
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initial begin
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// 初始化
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rst_n = 0;
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en = 0;
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// 复位保持 5 个时钟周期
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repeat(5) @(posedge clk);
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rst_n = 1;
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// 使能计数，连续计数 200 个周期
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@(posedge clk);
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en = 1;
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repeat(200) @(posedge clk);
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// 暂停使能，观察保持行为
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en = 0;
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repeat(10) @(posedge clk);
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// 重新使能，再计数 60 个周期（观察溢出行为）
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en = 1;
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repeat(60) @(posedge clk);
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// 再次复位
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rst_n = 0;
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repeat(3) @(posedge clk);
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rst_n = 1;
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repeat(5) @(posedge clk);
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$finish;
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end
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// ---- 监控关键事件 ----
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always @(posedge clk) begin
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if (overflow)
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$display("[%0t ns] 溢出! count = %0d", $time, count);
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end
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endmodule |