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feat(atsc_app): 更新138R射频状态展示与维护说明
将发布版本记录更新至138R，并在Overview中为SNR、LIMD和UIMD增加与Dashboard一致的阈值着色，同时统一LIMD/UIMD趋势顺序。
补充ORx QEC测试背景和DPD结束后FAGC恢复方案注释；恢复调用仍保持注释状态，不改变现有运行行为。
已执行暂存区差异、空白错误及冲突标记检查；未执行编译和设备验证。
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2026-08-28 20:10:46 +08:00 |
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fix(atsc_app): 暂停FSSI刷新期间的IQ采集
FSSI Refresh开启后，网页提前改写全局状态，使频谱隐藏函数误判状态
未变化而直接返回；同时i.MX仍持续组装IQ窗口并执行FFT和眼图分析。
由频谱页状态函数统一完成前端切换。后端在A/B轮询期间丢弃IQ包，
清除待处理窗口和旧测量结果；关闭FSSI Refresh后，从pkt_idx=0的
新窗口恢复采集，避免混入A/B切换期间或内核积压的旧数据。
验证：node --check src/web/www/js/dashboard.js，通过。
验证：加载Yocto环境后执行make -C src/atsc_app -j2，编译通过。
未部署到192.168.1.143，未执行板端FSSI开关和恢复验证。
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2026-08-28 20:06:02 +08:00 |
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efox
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feat(atsc_app): 增加ORx FSSI与实时IQ测量
V1.1平台的FAGC粗调死区内无法反映功率变化，且频谱页面关闭或DPD
更新期间，状态页面的SNR和左右带肩可能停止更新。
组合FAGC控制字和RMS残差计算FSSI，并保留A/B切换防抖；采用固定
500 kHz窗口实时计算SNR、LIMD和UIMD，后台测量不再依赖频谱页面。
同步网页无效值、A/B模式和左右带肩显示，并将DPD控制默认值设为
0x07，同时保持HardwareVersion参数解析顺序兼容。
验证：make -C src/atsc_app/tests check，全部通过。
验证：加载Yocto环境后执行make -C src/atsc_app -j2，编译通过。
未执行V1.1板端射频、AVQ及DPD训练后的实机验证。
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2026-08-28 20:04:33 +08:00 |
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 rfeng
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文档：补充射频恢复与校准说明
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2026-08-28 13:31:56 +08:00 |
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rfeng
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维护：更新 SMOD 至 V137R 的版本记录
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2026-08-28 13:29:54 +08:00 |
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rfeng
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233866b5df
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新增：射频性能阈值着色
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2026-08-28 13:29:31 +08:00 |
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rfeng
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修复：DPD 完成后恢复 ORx FAGC 跟踪
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2026-08-28 13:29:16 +08:00 |
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rfeng
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46db56d45c
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新增：扩展 V1.1 WE 校准范围
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2026-08-28 13:29:04 +08:00 |
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新增：V1.1 功率控制与射频路径更新
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2026-08-28 13:28:36 +08:00 |
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936a850c6b
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新增：V1.1 硬件功率校准
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2026-08-28 13:28:25 +08:00 |
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rfeng
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eebdd22256
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重构：优化 DPD 的 FAGC 与 DAGC 时序
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2026-08-28 13:28:14 +08:00 |
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8243380474
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新增：概览仪表盘及统一频谱页面
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2026-08-28 13:27:39 +08:00 |
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修复：FSSI 刷新期间协调射频路径与 IQ 采集
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2026-08-28 13:26:58 +08:00 |
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新增：FPGA 升级后热恢复射频链路
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2026-08-28 13:26:45 +08:00 |
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修复：重启后保留 TSOIP 参数
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2026-08-28 13:26:23 +08:00 |
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修复：热重启时保持射频时钟
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2026-08-28 13:25:54 +08:00 |
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修复：防止 ATSC 应用重复启动
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2026-08-28 13:23:53 +08:00 |
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rfeng
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92b155499d
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V131R-260725：修正FSSI/FWD显示并优化8VSB频谱分析
修正FSSI/FWD标定、存储和LCD显示；增强8VSB场同步、MER分析及网页频谱展示；更新版本号与修改记录。
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2026-07-28 14:05:40 +08:00 |
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296c330197
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补充V120至V125版本修改记录
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2026-07-22 17:33:01 +08:00 |
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rfeng
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c6ab382383
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V125-260722：(暂时发现DPD/FSSI/网页频谱显示都不正常，临时提交)1.合并增加 Web 端 FPGA .mcs 在线升级功能，支持升级进度及错误状态反馈。2.合并优化 FPGA 升级后的恢复流程，实现无需断电的 FPGA 配置、JESD 链路及 RF 热恢复。3.合并重构 ORx 功率、FSSI 和 FWD 计算；4.合并DPD相关优化和调试日志；5.合并IQ 频谱数据接收由 eth1 调整至 eth0，降低对外部网口连接状态的依赖。
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2026-07-22 17:08:03 +08:00 |
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