rfeng/repo-smod-atsc
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efox 61c85f1fdc feat(atsc_app): 增加ORx FSSI与实时IQ测量 
V1.1平台的FAGC粗调死区内无法反映功率变化，且频谱页面关闭或DPD
更新期间，状态页面的SNR和左右带肩可能停止更新。

组合FAGC控制字和RMS残差计算FSSI，并保留A/B切换防抖；采用固定
500 kHz窗口实时计算SNR、LIMD和UIMD，后台测量不再依赖频谱页面。
同步网页无效值、A/B模式和左右带肩显示，并将DPD控制默认值设为
0x07，同时保持HardwareVersion参数解析顺序兼容。

验证：make -C src/atsc_app/tests check，全部通过。
验证：加载Yocto环境后执行make -C src/atsc_app -j2，编译通过。
未执行V1.1板端射频、AVQ及DPD训练后的实机验证。
 2026-08-28 20:04:33 +08:00
efoxandrfeng 9763f09b4d 新增：V1.1 功率控制与射频路径更新 2026-08-28 13:28:36 +08:00
efoxandrfeng 936a850c6b 新增：V1.1 硬件功率校准 2026-08-28 13:28:25 +08:00
rfeng 33d8f4f428 新增：FPGA 升级后热恢复射频链路 2026-08-28 13:26:45 +08:00
rfeng 92b155499d V131R-260725：修正FSSI/FWD显示并优化8VSB频谱分析 
修正FSSI/FWD标定、存储和LCD显示；增强8VSB场同步、MER分析及网页频谱展示；更新版本号与修改记录。
 2026-07-28 14:05:40 +08:00
rfeng c6ab382383 V125-260722：(暂时发现DPD/FSSI/网页频谱显示都不正常，临时提交)1.合并增加 Web 端 FPGA .mcs 在线升级功能，支持升级进度及错误状态反馈。2.合并优化 FPGA 升级后的恢复流程，实现无需断电的 FPGA 配置、JESD 链路及 RF 热恢复。3.合并重构 ORx 功率、FSSI 和 FWD 计算；4.合并DPD相关优化和调试日志；5.合并IQ 频谱数据接收由 eth1 调整至 eth0，降低对外部网口连接状态的依赖。 2026-07-22 17:08:03 +08:00